据韩媒ZDNet Korea报道，三星电子对其正在研发的下一代1c nm制程DRAM内存进行了设计调整，旨在加速良率提升。此前，三星为1c nm内存设定了严格的线宽要求，以增加存储密度和单位晶圆的位元产出，从而建立成本优势。然而，更低的线宽对工艺稳定性提出了更高要求，导致良率面临压力。

知情人士透露，三星在2024年底对1c nm DRAM的设计进行了更改，核心电路线宽保持不变，而外围电路线宽的要求则被放松。此举意在尽快使1c nm的良率达到支持大规模量产的水平。考虑到1c nm将用于HBM4内存，且此前1b nm制程曾遭遇良率问题，1c nm能否顺利量产将对三星未来数年在DRAM领域的竞争力产生深远影响。